地表最強 gVim 編寫 Verilog 插件

話說這個世界上只有三種編輯器，Vim , Emacs 和 其他編輯器，其中 Vim 被稱作編輯器之神，Emacs 被稱其神的編輯器，當然，其他編輯器永遠只能是其他編輯器。

博主是堅定的 Vim 黨，gVim 即 gui Vim。Vim is the best text editor！

各大編輯器的學習曲線

對於編寫 Verilog 的插件，本訂閱號之前也推薦過兩個。第一個是源於 Emacs 的一個插件。

verilog-mode 開發者網站在這裏，更多內容去上網查詢。

https://www.veripool.org/wiki/verilog-mode

但是這個插件的 autodefine 功能並不好用，

然後又被我找到了，vim 官網上的一個插件，有好用的 autodefine 功能，寫代碼的時候可以完全不用在意 reg 和 wire 類型的定義，直接寫 assign 和 always 塊，最後 autodefine 一下就可以了。

https://www.vim.org/scripts/script.php?script_id=4067

但是這個插件不能跨文件夾。

所以博主我萌生了，自己寫一個完全滿足自己需求的，gVim 插件！！！（此處有迴音～）

硅農：你那點 python 水平，心裏沒點 B 數嗎？

扎心了，但是，踏破鐵鞋終於被我找到了一個，集合了上面那兩個插件的所有優點的一個 gVim 插件。我願稱之爲我見過的地表最強 gVim 編寫 Verilog 插件。

autoinst 自動例化

支持任意跨文件夾例化

支持自動例化 `ifdef

隨便怎麼寫，都給你例化進來

支持修改端口修改後保留不重刷

支持 Verilog1995 和 Verilog2001 的端口描述語法

支持例化模塊端口修改後，註釋哪些被修改，哪些新增

autodef 自動定義

直接寫 assign 或者直接寫 always。然後完全可以自動定義 wire 或 reg。尤其是做頂層的集成的時候，幾千根 wire 連線，根本不是人做的。工作效率提高 1000%

autopara 自動 para 例化

支持替換變量名和自動例化數字兩種方式。

autoarg 自動定義端口

如果你喜歡 1995 的端口描述寫法，直接幫你自動定義端口，我已經不寫端口好多年。

支持顯示 RtlTree

上面說的已經是可以將編碼效率提高 1000% 的最基本的，還有其他更多的功能。這裏就不一一展示了。

header、自動 always 塊。代碼中波形註釋塊等等。

安裝使用

安裝使用方法也很簡單，直接放到 vim 安裝目錄的 plugin 路徑中，如果有沒有這個目錄就新建一個。更重要的是，支持 Windows、Linux、MacOs 全平臺呢。操作完全相同。

那麼這怎麼樣才能得的到的呢？編寫這個腳本的網友，已經全部開源，而且還在持續更新開發。你甚至可以自己在這個基礎上再開發，做出符合自己的完全需求的 Verilog 插件。

GitHub 鏈接如下：

    https://github.com/HonkW93/automatic-verilog

他的個人網站有更加詳細的介紹和使用方法。

    https://blog.honk.wang/posts/AutoMatic/

最後

聽我說，所有用 gVim 的都必須得用它，沒用 gVim 的希望早點用。最後祝大家代碼寫的快，下班下得早！給我點贊，在看，分享三連！

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